学习ZYNQ之FPGA5（Simulator仿真软件的使用）
reg和wire:
定义类型与信号的输入端口还是输出端口有关，之所以定义为reg是因为信号要在 always和initial语句中赋值，除此之外要定义成wire形式。
led仿真程序如下：
1 `timescale 1ns / 1ps
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3 module tb_led_twinkle();
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5 //输入
6 reg sys_clk;
7 reg sys_rst_n;
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9 //输出
10 wire [1:0] led;
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12 //信号初始化
13 initial begin
14 sys_clk = 1'b0;
15 sys_rst_n = 1'b0;
16 #200
17 sys_rst_n = 1'b1;
18 end
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20 //生成时钟
21 always #10 sys_clk = ~sys_clk;
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23 //例化待测设计
24 led_twinkle u_led_twinkle(
25 .sys_clk (sys_clk),
26 .sys_rst_n (sys_rst_n),
27 .led (led)
28 );
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30 endmodule
作者：带刺的小乌龟
Run simulation之后，可以在波形图中看到仿真结果，在设置中可以改变单次运行的时间。
作者：带刺的小乌龟
